台积电HPC路线图：AI年需求增长5倍 面临两大性能瓶颈

当前人工智能发展仍处于初期阶段。根据台积电在台湾半导体展公布的高性能计算路线图，AI算力需求每年增长5倍，已经形成了“算力墙”和“内存带宽墙”两大瓶颈。

台积电的应对方案是推进逻辑、3D封装和硅光领域的异质整合。逻辑工艺方面，台积电将全面转向纳米片架构，完成N2和A16工艺节点后，计划在2028到2029年推出埃米级的A14工艺。

3D堆叠技术SoIC自2023年投入量产，互连密度达到传统2.5D封装的56倍。其路线图显示，2026年推出基于N3P工艺的N2P堆叠产品，2029年推出A14对A14的堆叠方案，凸点间距将缩小到4.5微米。

CoWoS封装方面，2026年光罩尺寸将提升至当前的5.5倍，可支持12颗HBM3E或HBM4堆叠，良率超过98%。2028年光罩尺寸提升至当前的9.5倍，2029年将提升至14倍以上，可支持24颗HBM堆叠。

台积电预计，结合SoIC与CoWoS整合技术后，到2029年整套系统的算力将达到2024年的50倍。针对内存带宽墙，HBM4的接口带宽翻倍至2048位，基础裸片采用N12工艺制造，功耗降低超过45%，带宽提升2.5倍，未来还会改用N3工艺进一步提升性能。预计到2029年，整体内存带宽将增长34.6倍。

硅光技术COUPE通过SoIC将电子裸片直接3D堆叠在光子裸片上，键合间距为2到4微米。在112Gbps速率下，传输损耗仅为0.06dB，远低于微凸点的1.38dB，延迟可降至10到20纳秒。首款200Gbps微环调制器将在2026年出货，密度为0.5Tbps每毫米，到2030年密度将提升至4Tbps每毫米。

台积电正在开发用于电光协同仿真的光学工艺设计套件，搭配自动化设计规则检查、版图对比与热分析流程，加快3D IC与光子设计的开发速度。