台积电暂时坚持微凸点技术 要求供应商开发5μm方案

台积电目前将在HBM封装中继续使用微凸点，而非混合键合，要求供应商开发5μm方案

中国台湾的台积电目前预计将在连接高带宽内存（HBM）与AI加速器的先进封装中，继续使用传统微凸点技术而非混合键合。

考虑到相关材料的开发周期，更细间距的微凸点预计将一直沿用到HBM4后期，甚至进入HBM5的早期阶段。

据材料产业9月2日消息，台积电已经要求材料与设备合作伙伴开发适用于约5微米（μm）级凸点的键合与底部填充解决方案。

换句话说，台积电希望目前用于先进封装的微凸点变得更短、更精细。韩国和日本供应商已经启动开发，预计5μm级凸点将在2028年下半年开始量产。

目前，第三代增强型HBM（HBM3E）的凸点高度约为15-25μm，HBM4的凸点高度已接近约10μm。日本材料供应商此前曾表示，他们难以保证15μm以下的产品质量。因此5μm凸点远低于当前的合格阈值。

让凸点变得更短更精细，原因在于HBM堆叠的高度限制，以及对更高互连密度的需求。根据JEDEC规范，HBM堆叠的最大高度为775μm。I/O连接数量持续增加，但整体堆叠必须保持在这个高度限制内。

在台积电的先进CoWoS封装中，GPU和已经由内存厂商组装完成的HBM堆叠，会通过微凸点贴装到硅中介层上。16颗DRAM芯片的堆叠本身，是由SK hynix和三星电子等公司在HBM封装内完成的，而非台积电。

但随着加速器侧互连数量增加，CoWoS中用于贴装器件的微凸点也需要变得更短、排列更密集。

第一代和第二代HBM使用相对较大的焊锡凸点。随着堆叠芯片数量和I/O连接数量增加，在HBM3世代前后，微凸点成为主流方案。

SK hynix一直采用MR-MUF工艺，也就是在批量回流后涂覆液态底部填充材料；而三星电子则采用TC-NCF，即在热压键合前在芯片之间放置薄膜型底部填充材料。

业界一直将混合键合视为下一步技术方向。通过取消凸点，直接键合铜 pads，可以让互连变得更薄，密度也能大幅提升。台积电已经在SoIC平台上将这项技术用于逻辑芯片堆叠。但HBM目前仍然通过微凸点连接到中介层。

业界并不愿意放弃一项在良率、检测和大规模量产方面都已经得到验证的工艺。在5μm规模下，厂商必须同时解决无空洞底部填充、助焊剂残留和键合对准等问题。

考虑到开发难度，台积电似乎已经将不同的开发任务分配给了各自的材料与设备合作伙伴。

HBM堆叠本身的技术方向也与此类似。在上个月的Hot Chips 2026上，SK hynix展示的路线图显示，直到HBM4和HBM4E，都会继续使用基于微凸点的MR-MUF，不会采用混合键合。直接键合被定位为HBM5和堆叠超过20颗芯片时使用的技术。

行业观察人士认为，JEDEC将HBM堆叠最大高度从720μm提高到775μm的决定，为延长微凸点的使用周期留出了额外空间。

一名材料产业消息人士称：“台积电开发更精细微凸点的要求，可以解读为一个信号：这一代台积电打算用更低轮廓的微凸点，而非转向直接键合。”

该消息人士补充道：“低于15μm的微凸点已经开发出来，但仍难以保证质量。核心挑战与其说在凸点本身，不如说在于开发出能够可靠支撑它并通过验证的底部填充解决方案。”